攀登设计阶梯：用于早期电路时序预测的序列知识蒸馏

arXiv:2610.08457v1 公告类型：新 摘要：集成电路设计包含多个设计阶段：逻辑综合、平面规划、布局和布线，每个阶段都需要数小时到数周才能完成。在流程后期才发现时序违规，会迫使设计返回早期阶段进行代价高昂的迭代，浪费计算资源并延误产品上市。虽然利用早期阶段数据预测布线后的时序可以避免这些问题，但现有机器学习方法难以应对综合后逻辑描述与布线后物理布局之间巨大的抽象差距。我们提出 STEP-KD（通过渐进式知识蒸馏进行序列时序评估），利用中间设计阶段作为渐进式知识迁移的“垫脚石”，而不是尝试直接进行预测。STEP-KD 在布线后、布局后和平面规划后阶段训练教师模型，然后通过表示对齐，将这些模型的知识依次蒸馏至综合后学生模型。在多种电路上的实验表明，与直接蒸馏方法和有监督基线相比，STEP-KD 能够降低时序预测误差；在大多数设置下，与业界标准静态时序分析（Static Timing Analysis，STA）工具相比也能降低误差。STEP-KD 将总负裕量预测的加权平均绝对百分比误差降至 19.78%，而 STA 的误差为 74.84%。我们提出的方法向更早识别时序问题迈出了一步，从而避免代价高昂的后期重新设计。